模拟和混合信号设计依赖清晰的系统建模概念。系统不只是一组模块，而是由 component、port、node、branch、net 和 signal 构成的连接结构。每个连接都有含义，每一种建模选择都会影响仿真期间行为的解释方式。对 hierarchy、leaf component、signal continuity、analog port、digital port 和 mixed port 的清晰定义，为以受控方式描述复杂设计提供基础。 Verilog-A 为模拟设计提供了一种高层方式，用于表示行为和结构。.va 模型可以使用类似 Verilog 的语法，通过接口声明、参数、局部变量、结构语句以及 analog block 中的行为语句来描述模拟功能。正确编码规则非常重要：大小写敏感、include 指令、模块边界、分号、端口 discipline，以及匹配的原理图 symbol，都会影响模型能否在设计环境中被正确使用。 电气仿真把 netlist、component model、primitive definition 和数值求解连接起来。Netlist 定义网络结构，而模型定义连接元件如何表现。Kirchhoff’s Laws 为涉及 potential 和 flow 的方程提供物理基础，而 Newton-Raphson 等迭代方法求解这些方程，从而产生系统 response。这把模型的文本描述与仿真中观察到的数值行为联系起来。 系统设计方法会强烈影响建模策略。Bottom-up design 在早期提供准确的详细模块，但可能减慢集成，并在较晚阶段暴露系统交互问题。Top-down design 从行为、接口和需求开始，使设计更快收敛，并更好地保持原始意图。Mixed-level design 结合两者，把详细建模用于关键模块，把行为建模用于不太关键的模块，从而在关键位置保持准确性，同时提高仿真速度。 Nature 和 discipline 定义模拟量如何被命名、访问、度量和求解。Nature 提供单位、访问函数、容差和数值限制等属性。Discipline 把 nature 绑定到 potential 和 flow，从而定义 conservative、signal-flow 或 empty domain。Conservative modeling 能捕捉 loading effects 并提高物理准确性，而 signal-flow modeling 更快，适合早期功能检查。Verilog-A/MS 的行为建模和结构建模风格则提供了两种实用方法，用于平衡抽象程度、真实度、速度和验证信心。 Catalogue: 建模术语 Verilog-A 建模基础 Verilog-A 模块结构 Verilog-A 编写规则 Verilog-A 设计优势 系统...