CMOS功耗受到切换活动的强烈影响，而时钟网络是同步数字设计中最活跃的结构之一。每一个不必要的时钟边沿都会在时钟缓冲器、互连线、寄存器时钟引脚以及内部时序电路中引起电容充放电。时钟门控直接针对这种活动，在寄存器不需要更新时关闭时钟传播，从而在保持预期功能行为的同时降低动态功耗。 RTL为识别非活动逻辑提供了有效入口。带使能控制的寄存器、共享控制信号和空闲数据路径可以在物理实现之前被分析。操作数隔离可以减少未使用运算单元周围的切换，而时钟门控可以移除时序逻辑中不必要的时钟活动。当多个寄存器共享相同使能条件时，综合可以将它们分组，并插入共享时钟门控功能，从而减少设计中更大范围内的重复活动。 实用的时钟门控并不只是简单地在时钟路径上插入一个门。门控单元、用户定义模块和基于逻辑的门控结构都必须关注使能稳定性、时钟偏斜、插入延迟、布局敏感性和时序约束。使能信号上的毛刺可能通过产生不希望出现的脉冲或阻断有效时钟边沿而导致数据损坏。RTL门控意图与时钟树综合之间的关系也必须仔细管理，因为物理布局和时钟分布会影响偏斜、可布线性和时序收敛。 高级优化技术可以进一步改进基础门控时钟结构。时钟门控共享会提取公共使能逻辑，并在活动到达叶级门控单元之前降低切换。时钟门控拆分会把单个复杂门控层级转换为多级结构，以支持时序驱动或功耗驱动控制。时钟门控合并会在更偏好扁平实现时整合多级结构。去克隆和重新克隆则围绕布局和时钟树综合调整公共门控逻辑，以平衡面积、布线、偏斜和实现质量。 验证用于确保功耗优化不会改变功能。门控后的设计必须在可观察输出处与原始非门控设计保持相同行为。顺序等价性检查提供了一种形式化方法，可以在所有有效状态转换中证明这种关系，包括仿真难以高效覆盖的情况。RTL也存在明确边界：隔离、保持、断电、电源域和多电压运行需要通过UPF等显式电源意图描述。时钟门控仍然是RTL可见的主要动态功耗降低方法，而更广泛的低功耗行为则通过功耗感知实现和验证来完成。 Catalogue: CMOS 功耗来源分析 CMOS 动态功耗机制 RTL 功耗降低策略 RTL动态功耗降低 RTL时钟门控功耗降低 时钟门控克隆优化 非活动寄存器时钟门控 理解时钟门控 示例: 门控时钟的波形 门控时钟风险 时钟门控设计问题 时钟门控的挑战 时钟门控结构 时钟门控插入 多级时钟门控 时钟门控共享 时钟门控拆分 时钟门控合并 高级时钟门控算法 局部时钟门控去克隆 时钟门控移除 门控时钟的一致性验证 为何 RTL 无法表达全部低功耗需求