时序逻辑为数字系统提供存储行为，使系统能够记住状态、协调数据移动，并随时间执行受控操作。锁存器和触发器定义了这种行为的基础。锁存器响应时钟电平，在使能时可以保持透明，使数据在时钟周期的一部分时间内通过。触发器只在时钟边沿采样数据，从而形成更清晰的时序边界，也让状态变化更容易分析。 时序行为决定存储值是否有效且可靠。存储单元之间的组合逻辑会引入延迟，每条路径都必须在接收端满足建立时间和保持时间要求。建立时间限制最高时钟频率，因为数据必须在采样前足够早地到达。保持时间保护新捕获的数据，避免其在采样后过早变化。违反这些要求可能导致错误数据捕获或亚稳态。 时钟分布会强烈影响时序设计。时钟网络存在插入延迟、分支延迟差异、偏斜和抖动。这些影响会改变寄存器之间的时序关系，并减少可用于有效逻辑计算的等效时钟周期。正偏斜和负偏斜会以不同方式影响建立时间和保持时间，因此时钟树结构和时序分析必须与数据路径一起考虑。 寄存器、移位寄存器、计数器和转换器展示了基本存储单元如何形成实际的数据处理结构。寄存器存储多位数值，移位寄存器让数据向左或向右移动，计数器按照有序数值逐步变化，并行到串行转换器把宽位数据转换成一位一位的数据流。这些结构结合了触发器、多路选择器、计数器、使能信号、复位逻辑和方向控制，用于执行常见数字操作。 有限状态机把存储与决策连接起来。状态寄存器保存当前状态，而下一状态逻辑决定电路如何响应新的输入值。序列检测、默认状态恢复、复位行为和输出控制展示了 FSM 如何从不断变化的输入流中产生可预测行为。使用时钟触发的 always 块、case 语句、非阻塞赋值和清晰的优先级逻辑进行正确建模，可以支持可靠的综合和仿真。 Catalogue: 锁存器基础原理 D触发器基础原理 主从触发器结构 触发器与锁存器设计取舍 基于锁存器的时钟架构 锁存器设计挑战 组合逻辑的时序行为 寄存器的时序要求 时序逻辑的时序分析 建立时间约束 时钟分布策略 时钟树建模 保持时间分析 有效时钟周期 双稳态电路中的亚稳态 NOR锁存器的基本工作原理 SR锁存器 D锁存器 (一) D锁存器 (二) D触发器 (一) D触发器 (二) D触发器 (三) 寄存器 (一) 寄存器 (二) 计数器 (一) 计数器 (二) 并串转换器 模式序列检测器