现代 CMOS 的功耗由多种机制共同决定，而这些机制对电压、频率、活动率、器件尺寸以及工作状态具有完全不同的响应关系。电容充电和放电构成动态功耗的基础，开关能量对电源电压具有很强的依赖性。信号活动率决定这种能量被消耗的频率，因此，概率传播、转换统计、逻辑拓扑、再汇聚扇出以及时间相关性都会直接影响实际功耗估算。不同逻辑路径的传播延迟还会产生毛刺和动态冒险，形成对最终逻辑结果没有贡献的额外开关活动。 当输入具有有限转换时间时，PMOS 和 NMOS 的同时导通会形成短路电流，产生另一种与开关频率相关的功耗。输入与输出的转换斜率决定短路电流的大小，而匹配各级的转换时间是控制这种损耗的一种实际方法。通过等效电容模型，还可以把短路功耗直接纳入时序与功耗分析。因此，动态功耗远不只是时钟频率的问题；电路时序、逻辑结构、数据统计、节点电容、电压摆幅以及信号转换行为都会改变最终结果。 在先进 CMOS 工艺中，静态功耗的重要性持续提高。随着阈值电压降低，亚阈值电流呈指数增加，而漏致势垒降低进一步使漏电高度依赖漏极电压和电源电压。多个串联关断晶体管可以利用堆叠效应显著降低漏电，其原因包括内部节点电压重新分配、漏源电压下降以及负栅源偏置。栅极隧穿会通过超薄介质形成独立的漏电路径，结漏电会产生对温度高度敏感的反向电流，而模拟和混合信号电路还可能通过持续的直流偏置产生静态功耗。因此，静态功耗控制需要同时考虑器件物理、电路拓扑、工作电压、偏置电流以及实际开启时间。 功耗感知设计把目标从追求尽可能短的延迟，转变为寻找能够满足真实性能要求的最高效工作点。当电源电压下降速度无法继续匹配频率增长以及电路密度提高时，传统依赖时钟频率的缩放模式将难以持续。电源电压和阈值电压可以转变为主动优化变量，使相同延迟目标能够通过功耗差异很大的工作条件实现。等能量–延迟曲线、最低能量工作点、能量–延迟积以及 Pareto 最优边界，为这些选择提供了清晰的定量方法。最终的设计问题变成一种受控权衡：在满足延迟要求的前提下降低能量，或者在固定能量预算内获得最高性能。