泄漏功耗是缩放 CMOS 设计中的关键约束。它来自即使逻辑没有翻转时仍然存在的电流路径，包括亚阈值泄漏、栅隧穿泄漏和结泄漏。随着阈值电压降低、栅氧变薄，静态功耗可能占据芯片总功耗的很大比例，尤其是在待机模式以及包含大量非活动模块的大型 SoC 中。 CMOS 泄漏控制首先需要理解器件级机制。Multi-Vt 优化通过在时序关键路径上使用 Low-Vt 单元、在非关键逻辑中使用 High-Vt 单元，在速度和静态功耗之间取得平衡。这种技术可以在不改变功能行为的情况下实现细粒度泄漏降低。衬底偏置通过调整有效阈值电压提供另一种控制手段，可在低活动模式下降低泄漏，并在需要时支持性能恢复。 电源关断通过将非活动逻辑与供电断开，提供更强的泄漏降低能力。Power switch 创建虚拟电源轨，使选定电源域在空闲时可以关闭。关断粒度会影响面积、布线、唤醒延迟、IR drop 和控制复杂度。细粒度方法提供更精确的泄漏控制，粗粒度方法则降低实现开销并简化电源管理。 状态保持电源门控在电源域内大部分逻辑断电时保留必要状态。Retention cell 或 always-on 存储结构维持选定寄存器值，使系统无需完全重新初始化即可更快恢复。该能力适用于频繁进入和退出低功耗模式的系统，但会引入额外电路、保持电源需求、save 和 restore 控制，以及更高的验证复杂度。 多电源域低功耗设计需要在关断边界和电压边界处安全处理信号。Level shifter 在不同电压域之间转换信号，防止电气可靠性问题。Isolation logic 将断电域输出钳位到已知值，防止浮空输入、未知值传播以及 active 逻辑中的非预期翻转。正确插入并控制这些单元，是电源转换期间保持稳定行为的关键。 有效的泄漏降低需要将物理机制认知与结构化设计技术结合起来。静态功耗可以通过选择合适阈值器件、在可行位置应用偏置控制、关闭非活动区域、只保留必要状态，并使用 level shifting 和 isolation 保护电源域跨越来降低。这形成了一种电源感知实现策略，可以在保持时序、状态完整性和功能正确性的同时降低待机功耗。 Catalogue: 经典工艺尺度缩放效应 数字集成电路功耗组成 CMOS 逻辑中的功耗分解 动态功耗与静态功耗定义 CMOS 电路中的动态功耗 CMOS 电路中的漏电功耗 工艺缩放与漏电增长 历史功耗增长的限制 CMOS 功耗概述 漏电功耗控制技术 通过多阈值电压优化降低漏电功耗 通过衬底偏置降低漏电功耗 通过电源关断降低漏电功耗 电源关断粒度模型 状态保持电源门控 (SRPG) SRPG 的优缺点 低功耗设计中的电平转换器 电源关断中的隔离逻辑 浮空输入引发的问题 隔离逻辑的插入