功耗已经成为现代数字集成电路中的一级设计约束。高性能处理器受到平均功耗、峰值电流、温度梯度、封装能力以及电源传输能力的限制，而便携式和深度嵌入式电子系统则受到有限储能的约束。与计算能力相比，电池容量的提升速度非常缓慢，而在有限物理体积内，能量采集能够提供的功率同样十分有限。这些约束使能源效率成为从大型计算基础设施到无线传感器节点，再到接近“隐形”的微型电子系统都必须面对的问题。因此，功率和能量之间的区别非常重要：平均功率决定持续热负载，峰值功率对电源传输网络形成压力，而有限能源条件下的总能量则决定系统能够持续运行多长时间。 CMOS 技术缩放并没有消除功耗问题，反而带来了新的限制。早期特征尺寸缩小能够同时结合更高的晶体管密度和更低的电源电压，从而帮助控制动态功耗。然而，继续降低电源电压越来越困难，因为维持性能需要足够的驱动电压，而降低阈值电压又会导致亚阈值泄漏快速增加。因此，静态功耗逐渐成为芯片总功耗预算中的重要组成部分。晶体管密度进一步提高，还会把动态功耗和泄漏功耗集中到更小的面积，使功率密度逐渐接近传统封装和冷却技术难以经济处理的水平。先进器件结构可以改善低电压工作能力和泄漏特性，但器件创新只能提供有限的缓解。 异构 SoC 使功耗问题更加复杂。计算、存储器、时钟网络、互连、混合信号电路、射频功能以及无源器件具有不同的活动特征、电压要求、时序约束和缩放行为。因此，统一的功耗假设越来越难以获得理想结果。以动态开关功耗为主的模块，需要采用与以泄漏或待机功耗为主的模块不同的策略。局部电压与频率控制、活动管理、选择性运行、电源门控、体系结构调度以及根据工作负载进行的动态管理，逐渐成为在固定热预算和电气预算内控制总功耗的必要手段。 功耗受限缩放改变了技术能力与实际可用性能之间的关系。尺寸更小、速度更快的器件在理论上能够支持极高的时钟频率，但是如果大面积芯片中的器件同时保持活动，功耗可能达到无法实际处理的千瓦级水平。为了把高性能芯片控制在现实可接受的功耗预算内，任何时刻可能都必须让大部分集成器件保持非活动状态。这使设计目标开始从单纯追求原始计算密度增长，转向利用已有性能裕量降低电压、减少活动并控制泄漏。多核和异构体系结构也因此变得更加重要，因为有效吞吐量可以在不完全依赖时钟频率增长的情况下继续提高。 可靠的低功耗运行还要求减少对固定最坏情况设计方法的依赖。更低的电压会提高系统对工艺变化、噪声、老化以及失效机制的敏感度，而过大的最坏情况裕量又会在正常工作条件下浪费大量能量。因此，器件改进、电路自适应、体系结构、电源管理、标称条件运行以及系统级控制需要协同发挥作用。现代低功耗设计的本质，是在现实的能量、功率密度、温度、可靠性、储能容量和供电能力约束下，最大化真正有价值的计算能力。