数字物理实现通过在真实工艺约束下组织单元、模块、时钟、导线、供电结构和验证数据，将RTL生成的逻辑转化为可制造版图。该过程从前端结构意图进入后端物理实现，在后端实现中，时序、拥塞、寄生参数、信号完整性、电源完整性和可制造性都会成为决定性因素。每一个实现阶段都会把抽象连接关系转变为具有可测量电气行为的物理几何结构。 布局把标准单元和模块分配到完成平面规划的设计中的合法位置。标准单元行由LEF文件中的SITE定义生成，形成有效的放置位置，以支持单元对齐、方向控制和电源轨兼容。行结构，包括翻转行、贴合行和带间隔配置，会影响密度、布线灵活性、供电和版图紧凑性。这些布局基础决定后续布线和优化能否高效进行。 布局质量直接塑造时序收敛和可布线性。全局布局把单元分布到整个设计中，以减少大尺度线长和拥塞。合法化消除重叠，并把单元对齐到有效的行和网格位置。详细布局进行局部细化，在不破坏整体结构的情况下改善线长、拥塞和时序。基于划分、解析式和概率式的布局方法在运行时间、可扩展性和解的质量方面提供不同权衡。 时序驱动布局会对余量有限的网络和路径给予更高优先级。物理距离、线长和互连延迟被视为主要时序因素，尤其是在先进工艺中，导线延迟可能超过门延迟。关键单元可以被放得更近，而非关键区域可以被组织得更有利于布线平衡。这种方法有助于防止时序违规深度嵌入版图结构中。 物理综合把逻辑优化与感知布局的物理数据连接起来。单元放大可以提高时序关键路径上的驱动能力。单元缩小可以在时序余量允许的地方降低功耗和面积。缓冲器插入可以改善长连线延迟和信号转换。逻辑重构会在物理约束下改变拓扑结构，以减少延迟。这些优化可以提高早期时序估算与最终后端时序行为之间的相关性。 准确的布局和物理综合依赖完整输入：完成平面规划的设计数据、时序约束、逻辑库、物理库、布局约束和控制脚本。生成的已布局设计会为时钟树综合、布线、寄生参数提取、信号完整性分析、电源网格验证和掩膜准备提供稳定交接。强健的布局决策可以减少后续迭代，提高实现可预测性，并支持可扩展、具备时序意识且可制造的集成电路设计。 Catalogue: RTL实现阶段概览 前端与后端实现 物理设计主要步骤 后端实现流程概述 时钟树综合概述 物理设计中的布线 寄生参数提取概述 信号完整性的基础概念 电源网络分析的输入与输出 掩膜制作概述 物理设计中的布局 布局行与站点 布局目标与时序影响 标准单元布局基础 标准单元行结构 标准单元行的布局方式 布局方法与流程 时序驱动布局原理 物理综合概述 物理布局的输入与输出 自顶向下与自底向上布局