低功耗 IC 设计并不是简单选择几个节能技术。功耗目标需要转化成一套可重复执行的工程方法，把建模、分析、实现、优化和验证贯穿系统级设计、RTL、综合、物理实现以及最终签核。功耗模型和电流波形模型为准确估算提供基础，而持续功耗回归则能够跟踪不同工作模式和开发阶段中的功耗变化。 系统级功耗降低主要通过工作模式、电压与频率控制、并行化、流水线和存储系统组织来控制有效开关活动和供电电压。RTL 级技术包括时钟门控、无毛刺门控时钟结构、数据门控以及操作数隔离，用于在进入物理实现之前消除不必要的开关活动。存储器分区和访问次数降低可以同时减少访问频率以及每次存储操作所消耗的能量。每一种技术都需要结合时序、面积、实现复杂度以及真实工作负载进行评估，而不能机械地全部加入设计。 物理实现阶段还可以利用时序裕量重新分配、单元尺寸调整以及 Multi-VTH 分配进一步降低功耗。非关键路径上的正时序裕量能够转换成更低的动态功耗或漏电功耗，而具备时序和噪声感知能力的优化方法可以避免功耗修改引入新的收敛问题。电源门控通过开关晶体管可以把待机漏电降低几个数量级，但同时需要考虑开关尺寸与布局、隔离、状态保持、休眠控制、浪涌电流、唤醒行为以及经过验证的电源切换顺序。网格式、环形以及单元内置开关方式在面积、布线、状态保持支持和物理设计灵活性之间具有不同权衡。 Multi-VDD 通过让具有时序裕量的逻辑使用较低供电电压，同时让速度关键路径保持较高电压来降低动态功耗。电压域划分、电平转换器插入、多条电源轨、多电压布局、电压感知时钟树综合、布线以及跨域时序验证必须在整个实现过程中保持一致。DVS 和 DVFS 进一步根据运行需求动态调整供电电压和时钟频率，在提高能效的同时增加控制和验证复杂度。 电源完整性决定激进的低功耗实现能否保持可靠的电气行为。等效电阻检查无需活动数据即可发现电源网格中的薄弱连接。静态电压降分析评估平均电流负载，而动态分析进一步结合随时间变化的电流、片上 RC 以及封装和键合线 RLC 行为。去耦电容能够提供局部瞬态电荷，但靠近高电流噪声源的正确位置通常比单纯增加总电容量更加重要。基于动态压降的优化布局能够使用更少 Decap 改善最差供电行为，并减少漏电开销。最终，电压感知时序分析把局部供电损失映射到真实单元延迟，从而发现理想供电 STA 中可能完全隐藏的时序违例。