用于混合信号验证的UVM-MS架构

UVM-MS为把UVM风格验证应用到模拟和混合信号行为提供了结构化方式。标准UVM适合事务级数字验证，但混合信号DUT需要一种机制来驱动和观测连续电气信号。UVM-MS通过放置在UVC和MS-DUT之间的Mixed-Signal Bridge解决这一问题。该桥接模块允许sequence驱动的控制参数传递到模拟资源，由模拟资源在DUT引脚上生成、调理和观测信号。 该架构围绕三个协同元素展开：SV interface、mixed-signal proxy和analog resource。SV interface支持可复用的logic、real、nettype和RNM风格通信。proxy API传递不适合普通SV interface连接的模拟属性。analog resource把这些属性转换为信号行为，例如斜坡电源、正弦波、锯齿波、噪声注入、驱动强度效应、负载、阻抗以及电压或电流调理。 analog resource可以使用SV、Verilog、Verilog-AMS、SV-RNM或由SPICE转换而来的结构实现。它们的抽象层级可以与MS-DUT的抽象层级匹配，使同一验证结构能够在更快的基于模型验证和更详细的混合信号行为之间切换。这支持自顶向下验证、早期集成和并行开发，同时保留详细模拟验证在功耗、频率响应、瞬态行为、噪声和电气精度等性能检查中的作用。 proxy结构解决了SV interface在混合信号验证中的若干实际限制。它避免数据类型通过UVM配置扩散，支持基于类的API扩展，并为模拟属性进入桥接模块内部资源提供更清晰的路径。push、pull、push-sync以及受监控real值机制支持控制、同步、测量、检查和覆盖率收集。这使模拟行为能够被UVM风格的monitor、scoreboard和自检查环境使用。 SystemVerilog interface对于可复用数字通信仍然重要。已有SV interface可以继续用于logic风格连接，从而减少已有验证资产的返工。命名信号束、无方向interface端口、父级实例化以及集中式总线声明等interface概念，可以简化设计连接并提高可维护性。在UVM-MS中，这些interface机制与proxy API和analog resource共同形成适用于AMS和DMS设计的实用验证结构。 Catalogue: 混合信号验证挑战 自顶向下混合信号验证流程 基于模型的混合信号验证 UVM 概览 UVM验证库 UVM-MS的作用 UVM-MS测试平台要求 从UVM驱动模拟信号 多信号发生器波形控制 UVM-MS架构桥接 MS桥接模块内部结构 UVM-MS模拟资源 模拟资源连接机制 MS桥接与层次引用 混合信号代理作用 实现混合信号代理 混合信号代理API功能 SystemVerilog接口基础 SystemVerilog接口概念 接口连接示例 UVM-MS中的SV接口