物理设计将逻辑电路意图转换为几何化的硅片版图，使其能够满足时序、布线、电源和制造要求。该过程从实现规划开始，在这一阶段，设计会被组织成物理区域，并为后续优化做好准备。顶层网表提供逻辑连接关系，而物理约束定义 die 尺寸、block 面积、I/O 组织、电源资源以及早期实现限制。 Floorplanning 建立芯片最初的主要物理结构。它定义 die 尺寸，为 soft blocks 分配面积，放置 macros 或为 macros 预留空间，组织 I/O 位置，并准备电源结构。Block placement、module organization、utilization control 和 routing-resource planning 都在这一阶段处理，以降低后续风险。Flightlines 和 connectivity views 可以显示 block 之间的通信强度，使连接紧密的区域能够放得更近，从而减少不必要的线长。 Placement 将 floorplan 转换为合法的 cell 位置。Sites 和 rows 定义 cells 可以放置的位置，而 library 信息决定每个 cell 对应的合法 row 类型。Placement 决策会影响 congestion、timing paths、routing demand 和整体版图效率。即使逻辑设计在功能上是正确的，差的 placement 仍然可能增加 wire delay、造成 routing blockages，并让 timing closure 更加困难。 Timing closure 将物理实现质量与电路性能连接起来。在考虑 gate delay、wire delay、clock distribution、buffering 和 routing effects 之后，signal paths 必须满足时序限制。Clocking 决策对这一过程有很强影响，因为 clock arrival time、skew 和 uncertainty 决定了 data paths 还剩多少 margin。优化动作可能包括 placement refinement、buffering、logic restructuring、clock adjustment 或 routing changes。 Routing 创建实际的 wire geometries，用于连接 cells、macros、I/O ports、power structures 和 clock networks。Routing 质量会影响 delay、noise、signal integrity、congestion 和 manufacturability。Physical verification 随后检查最终版图是否遵守制造...