Description

随着形式验证技术的持续发展，无论是形式化工具的性能，还是相关方法学，这些年来都取得了显著提升。形式验证在行业内也逐渐受到广泛关注。在芯片验证领域最具影响力的技术大会DVCon上，与形式验证相关的主题演讲逐年增多。这些演讲展示了形式验证技术在实际项目中的应用情况，业内主要的芯片设计公司也分享了具体的应用案例。 在验证设计功能时，形式验证具备独特的可证真优势。这一特点已逐步得到设计和验证工程师的认可。越来越多的工程师将形式验证视为一项必须掌握的重要技能，开始主动学习如何将其应用于各自项目，并探索其在传统仿真方法之外所带来的额外价值。 在项目中有效部署形式验证的前提是具备编写高质量属性的能力。属性编码是将形式验证引入实际设计流程中的第一步。SystemVerilog Assertions（SVA）为表达设计意图、描述功能预期以及实现自动形式检查提供了一种标准且强大的手段。 本课程“形式化验证SVA编码”的目标是帮助工程师掌握SVA属性编写的关键技术和实践方法。通过学习这项技能，工程师能够为形式验证建立坚实基础，充分利用工具的自动化能力，从而提高验证的深度和设计的可靠性。本课程内容将引导学习者理解如何在形式验证环境下构建、完善并应用基于属性的验证策略。