功耗已经成为现代数字 CMOS 设计中的核心约束因素。随着工艺不断缩小、系统规模不断扩大，功耗直接影响性能上限、芯片成本、可靠性以及产品是否可行。功耗管理不再是设计后期的优化工作，而是一项必须从架构阶段开始贯穿到实现与验证全过程的设计能力。 数字电路的功耗主要来源于开关活动和泄漏机制。在先进工艺节点中，这两类功耗都变得更加难以控制。理解动态功耗和泄漏功耗的产生原因、相互关系，以及它们如何随电压、频率和器件特性变化，是构建高效系统的基础。功耗行为不仅由电路本身决定，还深受架构结构、数据流动、时钟策略和使用场景的影响。 有效的功耗降低需要在整个设计流程中进行系统性的协同。架构规划决定了活动模式和供电划分，逻辑设计减少不必要的切换，实现阶段影响时钟分布和物理电容。功耗关闭、隔离和状态保持技术使得在保证功能正确性的前提下实现大幅度的泄漏功耗降低。只有在充分理解系统行为的情况下，这些技术才能发挥真正价值。 为了实现可预测的低功耗运行，必须清晰地定义功耗结构和控制方式。功耗域、功耗状态以及功耗控制机制需要被明确描述，才能让设计和验证工具正确理解预期行为。IEEE 1801 统一功耗格式提供了一种将功耗意图与功能逻辑分离的标准方法，使功耗感知行为在设计、仿真和验证过程中保持一致。 低功耗设计会引入始终上电设计中不存在的行为。信号可能被隔离，内部状态可能被保持或丢失，逻辑模块可能在有电和无电状态之间切换。这些行为必须被正确理解、仿真和验证，才能保证系统功能的正确性。功耗感知验证不仅关注功能是否正确，还关注在不同功耗状态和功耗切换过程中的行为是否符合预期。 掌握低功耗设计的基础原理，使设计人员能够在严格的功耗约束下做出合理的设计权衡，降低能耗，并构建可靠的系统。对功耗行为、功耗降低策略、功耗意图定义以及功耗感知验证的深入理解，是从事现代数字系统设计的关键能力。