从逻辑到制造的CMOS芯片设计

CMOS数字设计从nMOS和pMOS晶体管的电气行为出发，通过互补上拉和下拉网络构建静态CMOS逻辑。反相器、NAND和NOR门、复合逻辑门、传输晶体管、传输门、三态结构、多路复用器、锁存器以及触发器建立布尔功能与晶体管级实现之间的直接关系。电平恢复、高阻态、竞争、时钟控制、状态保持以及边沿触发存储，共同构成更大规模同步数字系统所需要的电路基础。 物理实现进一步把这些电路转换成硅片上的真实几何结构。CMOS剖面、阱区、源漏扩散区、栅极结构、接触孔、金属层、光刻工艺、可缩放设计规则、标准单元版图、Stick Diagram、Pitch Matching、Wordslice、Bitslice以及Slice Plan展示晶体管网络如何转化为可制造版图。Floorplanning、布线轨道、电源轨、阵列结构、PLA实现、存储器外围电路、金属层方向以及布线后密度估算，则把逻辑组织进一步连接到硅面积、连线长度、拥塞、性能以及制造成本。 结构化VLSI设计通过层次化、规则性、模块化、局部性以及多个抽象设计域管理大型系统。架构定义目标行为，微架构组织寄存器和功能单元，逻辑设计定义布尔关系，电路设计选择晶体管结构和器件尺寸，而物理设计确定实际放置和互连。一个紧凑的多周期MIPS实现把这些思想连接到系统尺度，包括指令编码、寄存器文件、有限状态机控制、ALU译码、多周期数据通路、顶层接口、控制器与数据通路划分、标准单元复用以及层次化实现。 基于HDL的设计方式能够实现快速功能建模以及自动化实现。Verilog、SystemVerilog和VHDL可以使用结构级和行为级方式表达硬件，同时保持并行执行语义。仿真、Testbench以及Test Vector负责功能验证；逻辑综合把设计映射到标准单元；更详细的Verilog和SPICE网表支持连接关系、时序、功耗、晶体管尺寸、电容、电阻以及寄生参数分析。当标准综合实现无法满足高速度、低功耗或者极小面积等严格目标时，定制电路设计仍然具有重要价值。 验证用于保证架构、逻辑、电气以及物理表示之间始终保持正确性。门级仿真、晶体管级仿真、Formal等价检查、时序分析、功耗分析、LVS、DRC以及ERC在制造之前提供互补的验证手段。最终版图数据通过Tapeout进入掩膜制作和晶圆制造，随后完成Die切割、Wire Bond或Flip-Chip封装以及量产测试。整个设计过程持续体现可靠性、性能、动态与静态功耗、硅面积、工程投入、制造良率、一次性开发成本以及单芯片制造成本之间的工程权衡。