功耗已经成为先进数字 IC 中的主要设计约束，影响性能、热行为、可靠性、实现可行性和产品成本。现代工艺缩放不再自动带来功耗降低。较低供电电压可以减少动态能量，但较低阈值电压会增加泄漏。互连电容、电压裕量限制和工艺变化进一步限制了缩放收益。实际低功耗方法必须从架构到物理实现都将功耗视为贯穿全设计的约束。 CMOS 功耗由动态机制和静态机制共同决定。动态功耗主要来自信号翻转期间的电容充放电，同时包括翻转期间的短路电流。静态功耗来自泄漏电流，例如亚阈值导通、栅隧穿和结泄漏。这些机制解释了为什么功耗降低需要多种技术，包括电压缩放、开关活动控制、电容降低、Multi-Vt 优化、体偏置、电源关断、状态保持、level shifting 和 isolation。 IEEE 1801 Unified Power Format 提供了一种标准化方式，用于在功能 RTL 之外独立描述电源意图。Power domain 定义具有共同电源行为的区域。Supply port、supply net 和 supply set 描述供电连接和电气关系。Power state 定义合法工作模式。接口规则控制信号跨越电源域边界时的行为。Retention、isolation、level shifting 和 power switching 都以意图级结构表示，而不是作为隐含实现假设。 UPF 版本管理是可靠电源意图规格定义的重要部分。不同 IEEE 1801 版本可能对默认值、接口行为以及 -applies_to 等选项有不同解释。依赖隐式行为的电源意图在不同工具或方法版本之间可能变得不稳定。显式定义版本敏感属性可以提高可移植性，并减少仿真、验证、综合和实现过程中的歧义。 基于 UPF 的流程会在早期引入电源意图，并随着设计表示变化逐步细化。早期电源意图支持架构分析和电源感知 RTL 仿真。后期电源意图必须跟踪综合后的层次结构、插入的低功耗单元、物理实现结构以及更新后的对象名称。设计数据与电源意图之间的正确对齐，是获得可预测工具行为和一致签核结果的关键。 有效的低功耗设计依赖于将功耗物理、降低技术和 UPF 方法论连接成一个严谨流程。架构提供最大的功耗节省机会，RTL 和综合负责保留并细化这些收益，实现阶段则根据物理约束进行验证。UPF 作为共同规格层，使电源行为在完整数字设计流程中保持显式、可分析且一致。 Catalogue: 功耗作为通用设计约束 先进工艺下的设计现实 电源管理的动机 功耗贯穿各设计角色 功耗贯穿整个设计流程 端到端低功耗解决方案 功耗作为系统级挑战 跨设计抽象的功耗策略 功耗降低的投资回报 经典工艺尺度缩放效应 数字集成电路功耗组成 CMOS 逻辑中的功耗分解 动态功耗与静态功耗定义 CMOS 电路中的动态功耗 CMOS 电路中的漏电功耗 工艺缩放与漏电增...