CMOS电路在工作过程中会产生显著的能量消耗，主要由动态功耗与漏电功耗两部分组成。动态功耗通常发生在晶体管开关切换时，电容充放电所带来的能量消耗与切换频率、电源电压的平方及负载电容成正比，是芯片运行时的主要功耗来源。漏电功耗则在电路静止或低活动状态下仍持续存在，来源包括亚阈值导通、电栅隧穿和结漏电等现象，尤其在先进制程中比例显著提升，对芯片待机功耗影响日益突出。 动态功耗的优化可以从设计流程的不同阶段实施。在系统架构层级，通过减少无效逻辑活动、控制数据通路的切换频率可降低总体功耗。在RTL设计阶段，采用操作数隔离技术可在数据未变化时屏蔽无效计算路径，而时钟门控技术则通过关闭部分逻辑模块的时钟输入，有效降低因时钟驱动带来的功耗。在后续的综合与布局布线阶段，还可以利用时序驱动的逻辑优化、电压域划分和布图中基于活动因子的门电路放置等策略，进一步压缩动态功耗。 动态电压与频率调节（DVFS）机制使系统能够根据运行负载动态调整电压和频率，实现性能与功耗之间的智能权衡。这种机制常见于多核SoC和移动设备中，支持系统在高性能和低能耗状态之间灵活切换。此外，动态功耗的优化也涉及对功耗分布的分析和建模，通过识别功耗热点进行定向优化可显著提升整体能效。 漏电功耗优化主要针对静态状态下的能量损失。多阈值电压单元技术允许设计人员在非关键路径上使用高阈值低漏电器件，而在关键路径使用低阈值高性能器件，实现性能与功耗的协同控制。衬底偏置技术可通过调节晶体管体电压来动态改变其阈值电压，降低模块闲置期间的静态电流。电源门控技术可以在模块闲置时完全切断其电源，进而将静态功耗降至极低水平。若结合状态保持电路如SRPG，能够在断电的同时保留模块内的逻辑状态，确保系统恢复时保持正确功能。 功耗优化需要与时序性能、芯片面积、设计复杂度以及验证策略相协调。每项优化技术在实施前都应评估其资源投入与功耗降低的效果，确保设计性价比最大化。从系统级到器件级的多维度功耗优化技术组合，可以有效支撑低功耗、高性能的芯片产品开发，在高集成度、低热预算、高能效比要求日益突出的应用中具有关键意义。 Catalogue: CMOS电路中的功耗 动态功耗 漏电功耗 技术尺度缩小下的漏电趋势 功耗相关概念和术语 降低动态功耗 降低动态功耗的方法 降低架构中的动态功耗 动态电压/频率调节 (DVFS) 降低 RTL 阶段的动态功耗 操作数隔离 时钟门控 降低综合阶段的动态功耗 降低实现阶段的动态功耗 动态功耗分布与优化 降低漏电功率 通过多Vt优化降低漏电功耗 通过衬底偏置降低漏电功率 通过电源关断降低漏电功率 电源关断的粒度控制 状态保持电源门控 (SRPG) 降低功耗的技术 评估降低功耗的投资回报率