面向数字硬件的 SystemVerilog 语言基础

SystemVerilog 为数字硬件描述、RTL 实现、仿真和验证提供了统一的语言基础。它从 Verilog 演进而来，用于应对数字 IC 设计复杂度不断提高的问题，将简洁的可综合构造与高级验证特性结合在一起。该语言保留了 Verilog 的实用优势，同时加入了更清晰的建模风格、更强的类型系统、结构化连接方式以及更高层次的验证机制。 SystemVerilog 面向设计的一侧包括模块、端口、层次结构、标识符、过程块、注释、空白规则以及可综合 RTL 构造。模块声明定义硬件块的边界和行为。按顺序端口连接和按名称端口连接控制实例如何连入更大的系统。always_comb、always_ff 和 always_latch 等专用过程块比通用过程代码更明确地表达设计意图。这些构造减少了歧义，并帮助仿真行为与综合解释保持一致。 SystemVerilog 的数据类型增强提高了代码清晰度和复用能力。logic 和 bit 等类型简化了常见声明，而用户自定义类型和枚举类型允许使用有意义的名称表示状态、命令、模式和操作。包可以在多个模块之间共享声明，从而提高大型设计中的一致性。接口把相关信号、方向、任务和函数组织到一个通信结构中，减少端口杂乱，并使模块级通信更容易扩展和维护。 SystemVerilog 面向验证的一侧支持受约束随机激励、功能覆盖率、断言、类、同步机制以及可复用测试平台结构。随机化在合法约束下创建有意义的输入组合，有助于暴露定向测试可能遗漏的边界行为。功能覆盖率衡量重要数值、组合以及行为序列是否已经在仿真中出现。断言规定预期行为，并在仿真期间报告违规，同时也支持形式验证和覆盖率收集。 直接编程接口将 SystemVerilog 与 C 连接起来，用于混合语言仿真。DPI 允许 SystemVerilog 例程调用 C 函数，也允许 C 代码调用导出的 SystemVerilog 任务或函数。这支持复用已有 C 模型、算法参考、外部工具函数以及面向性能的函数。综合来看，这些语言特性使 SystemVerilog 成为描述、连接、仿真、验证和集成现代数字硬件系统的实用标准。 Catalogue: 从 Verilog 到 SystemVerilog 的演进 Verilog 的起源与兴起 Verilog 与 VHDL 的竞争 Verilog 的标准化与增强 从 Verilog 扩展到 SystemVerilog SystemVerilog 作为统一后的 Verilog 简洁可综合的 RTL 设计 SystemVerilog 数据类型增强 模块声明基础 标识符命名规则 构建模块层次结构 按顺序连接端口 具名端口连接 SystemVerilog 过程化语句块 事件控制的语句块执行 专用 RTL 过程化语句块 注释与空白规则 SystemVerilog 验证构建模块 SystemVerilog 验证特性 使用接口简化连接 SystemVerilog 中的随机化 SystemVerilog 中的功能覆盖率 SystemVerilog 中的断言 SystemVerilog 中的直接编程接口