物理实现中的设计优化，重点是将逻辑正确的网表转化为物理有效且可制造的设计，并满足时序、功耗和面积目标。该过程由 PPA 权衡驱动，并且随着布局、时钟树综合和布线逐步引入更准确的物理信息，优化空间会不断收紧。优化决策必须考虑单元延迟、互连延迟、时钟行为、布线拥塞、利用率、寄生效应和可制造性限制。 时序优化是物理收敛的核心驱动力。关键技术包括门尺寸调整、缓冲器插入、逻辑重构、引脚交换、数据通路平衡、流水线化和阈值电压选择。这些方法分别针对不同延迟来源，例如单元驱动能力不足、扇出过大、长互连、大电容负载、组合逻辑级数过深，或不利的时钟关系。有效的时序修复依赖于诊断每个违例的根本原因，而不是使用可能引入新功耗、面积或拥塞问题的通用修复手段。 功耗优化是时序收敛中紧密耦合的一部分。更快的单元、更多缓冲器和更强的时钟分布可以改善时序，但会增加动态功耗、漏电功耗和时钟功耗。较低功耗的选择，例如更小单元、更高阈值器件、更少缓冲器和时钟门控，可以节省能量，但可能降低时序裕量。实际目标是选择性优化：关键路径获得所需的驱动能力和拓扑结构，非关键区域则用于功耗恢复和漏电降低。 面积优化与利用率、布线资源和架构限制密切相关。更小的实现看似高效，但过高利用率会限制布线、增加绕线、恶化时序，并降低后期修复灵活性。因此，面积压缩必须与拥塞控制、缓冲器可用性、电源网络完整性和时钟树构建相平衡。只有当面积目标与现实的布局密度和布线容量一致时，物理优化才会更有效，而不是被简化为单元数量削减。 优化行为会随着物理设计流程而变化。Pre-CTS 优化允许对逻辑、布局、单元尺寸和缓冲进行较大范围修改，此时时钟行为仍处于估算状态。Post-CTS 优化变得更加关注时钟，需要在时钟网络建立后处理插入延迟、时钟偏斜、建立时间违例和保持时间违例。布线后优化基于提取的寄生参数进行精确的最终修改，包括保持时间修复、最终尺寸调整、缓冲器清理、漏电恢复和工程变更实现。完整流程强调迭代式精修、阶段匹配的优化技术，以及在真实物理约束下对权衡关系的谨慎管理。 Catalogue: 物理实现中的设计优化 为什么设计优化是一个迭代过程 PPA优化权衡 PPA重点: 面积优化 PPA重点: 性能优化 PPA重点: 功耗优化 时序优化的基础方法 通过数据通路与流水线实现时序优化 通过单元尺寸实现功耗优化 集成电路中的功耗与时序权衡 面积优化与架构层面的边界 面积利用率与布线影响 物理设计流程中的优化位置 物理设计流程中的优化阶段 Pre-CTS 阶段的优化手段 Pre-CTS 优化的输入与输出 示例: Pre-CTS 优化 (一) 示例: Pre-CTS 优化 (二) Post-CTS 优化的输入与输出 时钟树综合后的时钟偏斜 Post-CTS 阶段的时钟偏斜缓解 Post-Routing 优化的输入与输出 Post-...