动态功耗是数字 CMOS 设计中最重要的约束之一。它主要来自信号翻转期间电容负载的充电和放电，同时也包括开关过程中短路电流带来的额外贡献。动态功耗的大小由开关活动、有效电容、供电电压和时钟频率共同决定。这些因素构成了清晰的工程模型，用于识别功耗消耗位置，并判断哪些优化可以带来实际收益。 工艺缩放使功耗优化变得更困难，也更重要。降低供电电压可以减少开关能量，但降低阈值电压会增加泄漏。更小的晶体管提升了集成密度，而互连电容和时钟分布仍然是动态功耗的主要来源。这导致功耗必须从架构阶段一直考虑到物理实现阶段，而不能被当作后期清理任务处理。 架构级决策决定最大的功耗节省机会。电压域规划、工作负载划分、性能目标、存储组织、并行度和时钟策略都会在 RTL 出现之前塑造有源功耗。动态电压频率调节是在较轻工作负载下降低能量的实用机制，但它需要在时序裕量、电压调节、控制策略和工作模式之间进行仔细协调。 RTL 技术在设计转换为门级结构之前减少不必要的开关活动。Operand isolation 可以在数据通路模块输出不需要使用时，阻止非活动逻辑继续翻转。Clock gating 可以在寄存器存储值不需要改变时关闭寄存器时钟活动。清晰的使能逻辑、受控的多路选择器结构、有限的扇出以及减少冗余赋值，都有助于在保持功能行为不变的同时降低无效翻转。 综合和实现阶段会利用越来越准确的结构信息和物理信息进一步细化动态功耗。综合可以在真实约束和开关数据指导下重构逻辑、插入 clock gating、调整单元尺寸、选择低功耗门并降低毛刺活动。物理实现可以降低线电容、优化时钟树、改善寄存器布局、控制缓冲器数量，并减少不必要的时钟负载。由于时钟网络和时序单元通常占据动态功耗的重要部分，时钟功耗降低始终是高价值优化目标。 完整的动态功耗降低策略依赖贯穿整个流程的测量、建模和反馈。功耗分布需要在逻辑、存储器、I/O、数据通路、寄存器和时钟结构之间进行分析。有效优化需要将 CMOS 功耗的物理基础与实际设计技术连接起来，从而在不破坏时序收敛、功能正确性和实现可行性的前提下降低有源功耗。 Catalogue: 经典工艺尺度缩放效应 数字集成电路功耗组成 CMOS 逻辑中的功耗分解 动态功耗与静态功耗定义 CMOS 电路中的动态功耗 CMOS 电路中的漏电功耗 工艺缩放与漏电增长 历史功耗增长的限制 CMOS 功耗概述 动态功耗基础 动态功耗降低技术 设计流程中的动态功耗降低方法 架构阶段降低动态功耗 架构级功耗建模决策 供电电压缩放的影响 动态电压/频率调节 (DVFS) RTL 阶段降低动态功耗 用于动态功耗降低的操作数隔离 用于动态功耗降低的时钟门控 综合阶段降低动态功耗 时钟门控的功耗节省效果 实现阶段动态功耗降低 时钟功耗降低技术 动态功耗分布概览